我覺得使用uvm需要有這些必要元素，interface 作為test class和dut的接口，可是要在module內先造出instance，很有趣的是如果拿function 去收硬體訊號，則只會在call function 時latch 一次而已，在function 內重抓也不會更新，但interface 可以讓class內一直更新硬體訊號；class以上都當作軟體；而整個模擬的切入點則來自run_test，要有個program 或module 去call run_test，整個模擬就會開始了
